国产安路FPGA纯verilog图像缩放，工程项目解决方案，提供5套TD工程源码和技术支持

国产安路FPGA实现图像视频采集转HDMI输出，提供5套TD工程源码和技术支持

1、前言

国产FPGA现状：

“苟利国家生死以，岂因祸福避趋之！”大洋彼岸的我优秀地下档员，敏锐地洞察到祖国的短板在于先进制程半导体的制造领域，于是本着为中华民族伟大复兴的中国梦贡献绵薄之力的初心，懂先生站在高略高度和长远角度谋划，宁愿背当代一世之骂名也要为祖国千秋万世谋，2018年7月，懂先生正式打响毛衣战，随后又使出恰勃纸战术，旨在为祖国先进制程半导体领域做出自主可控的战略推动；2019年初我刚出道时，还是Xilinx遥遥领先的时代(现在貌似也是)，那时的国产FPGA还处于黑铁段位；然而才短短7年，如今的国产FPGA属于百家争鸣、百花齐放、八仙过海、神仙打架、方兴未艾、得陇望蜀、友商都是XX的喜极而泣之局面，此情此景，不得不吟唱老人家的诗句：魏武挥鞭，东临碣石有遗篇，萧瑟秋风今又是，换了人间。。。
目前对于国产FPGA优势有以下几点：
1：性价比高，与同级别国外大厂芯片相比，价格相差几倍甚至十几倍；
2：自主可控，国产FPGA拥有完整自主知识产权的产业链，从芯片到相关EDA工具；
3：响应迅速，FAE技术支持比较到位，及时解决开发过程中遇到的问题，毕竟中文数据手册；
4：采购方便，产业链自主可控，采购便捷；

工程概述

本文使用国产安路的PH1系列FPGA做基础的图像视频采集系统；视频输入源有多种，一种是板载的HDMI输入接口，另一种是传统摄像头，包括OV7725、OV5640和AR0135；如果你的FPGA开发板没有视频输入接口，或者你的手里没有摄像头时，可以使用FPGA逻辑实现的动态彩条模拟输入视频，代码里通过parametr参数选择视频源，默认不使用动态彩条；FPGA首先对摄像头进行i2c初始化配置，然后采集摄像头视频；然后采集视频送入纯verilog代码实现的图像缩放模块对输入视频做图像缩放操作，图像缩放模块可实现任意比例缩放，支持临域插值和双线性插值2种算法，通过模块顶层参数选择，默认使用双线性插值；然后视频送入本博主常用的FDMA图像缓存架构实现视频3帧缓存功能，本设计使用DDR3作为缓存介质；然后Native视频时序控制图像缓存架构从DDR3中读取视频，并做Native视频时序同步，输出RGB888视频；然后视频送入安路官方提供的RGB转HDMI IP实现RGB转HDMI功能；最后视频通过板载HDMI输出接口送显示器显示即可；针对市场主流需求，本设计提供5套PDS工程源码，具体如下：

现对上述3套工程源码做如下解释，方便读者理解：

工程源码1

开发板FPGA型号为国产安路–PH1A90SBG484-3；输入视频为GC0308摄像头或者动态彩条，默认使用GC0308；FPGA首先使用纯Verilog实现的i2c总线对摄像头进行初始化配置，分辨率配置为640x480@30Hz；然后采集输入视频，将输入的两个时钟传输一个RGB565像素的视频采集为一个时钟传输一个RGB888像素的视频；然后采集视频送入纯verilog代码实现的图像缩放模块对输入视频做图像缩放操作，将原视频从640x480缩放到1280x720，您可修改缩放参数轻松缩放到其他分辨率，工程只是举例，修改方法博客有说明；然后视频送入本博主常用的FDMA图像缓存架构实现视频3帧缓存功能，本设计使用DDR3作为缓存介质；然后Native视频时序控制图像缓存架构从DDR3中读取视频，并做Native视频时序同步，输出RGB888视频，输出分辨率为1280x720@60Hz，然后视频送入安路官方提供的RGB转HDMI IP实现RGB转HDMI功能；最后视频通过板载HDMI输出接口送显示器显示即可；该工程适用于国产安路FPGA实现图像视频采集系统应用；

工程源码2

开发板FPGA型号为国产安路–PH1A90SBG484-3；输入视频为OV7725摄像头或者动态彩条，默认使用OV7725；FPGA首先使用纯Verilog实现的i2c总线对摄像头进行初始化配置，分辨率配置为640x480@30Hz；然后采集输入视频，将输入的两个时钟传输一个RGB565像素的视频采集为一个时钟传输一个RGB888像素的视频；然后采集视频送入纯verilog代码实现的图像缩放模块对输入视频做图像缩放操作，将原视频从640x480缩放到1280x720，您可修改缩放参数轻松缩放到其他分辨率，工程只是举例，修改方法博客有说明；然后视频送入本博主常用的FDMA图像缓存架构实现视频3帧缓存功能，本设计使用DDR3作为缓存介质；然后Native视频时序控制图像缓存架构从DDR3中读取视频，并做Native视频时序同步，输出RGB888视频，输出分辨率为1280x720@60Hz，然后视频送入安路官方提供的RGB转HDMI IP实现RGB转HDMI功能；最后视频通过板载HDMI输出接口送显示器显示即可；该工程适用于国产安路FPGA实现图像视频采集系统应用；

工程源码3

开发板FPGA型号为国产安路–PH1A90SBG484-3；输入视频为OV5640摄像头或者动态彩条，默认使用OV5640；FPGA首先使用纯Verilog实现的i2c总线对摄像头进行初始化配置，分辨率配置为1280x720@30Hz；然后采集输入视频，将输入的两个时钟传输一个RGB565像素的视频采集为一个时钟传输一个RGB888像素的视频；然后采集视频送入纯verilog代码实现的图像缩放模块对输入视频做图像缩放操作，将原视频从1280x720缩放到1920x1080，您可修改缩放参数轻松缩放到其他分辨率，工程只是举例，修改方法博客有说明；然后视频送入本博主常用的FDMA图像缓存架构实现视频3帧缓存功能，本设计使用DDR3作为缓存介质；然后Native视频时序控制图像缓存架构从DDR3中读取视频，并做Native视频时序同步，输出RGB888视频，输出分辨率为1920x1080@60Hz，然后视频送入安路官方提供的RGB转HDMI IP实现RGB转HDMI功能；最后视频通过板载HDMI输出接口送显示器显示即可；该工程适用于国产安路FPGA实现图像视频采集系统应用；

工程源码4

开发板FPGA型号为国产安路–PH1A90SBG484-3；输入视频为AR0135全局曝光工业相机或者动态彩条，默认使用AR0135；FPGA首先使用纯Verilog实现的i2c总线对摄像头进行初始化配置，分辨率配置为1280x720@60Hz；然后采集输入视频，将输入的两个时钟传输一个RGB565像素的视频采集为一个时钟传输一个RGB888像素的视频；然后采集视频送入纯verilog代码实现的图像缩放模块对输入视频做图像缩放操作，将原视频从1280x720缩放到1920x1080，您可修改缩放参数轻松缩放到其他分辨率，工程只是举例，修改方法博客有说明；然后视频送入本博主常用的FDMA图像缓存架构实现视频3帧缓存功能，本设计使用DDR3作为缓存介质；然后Native视频时序控制图像缓存架构从DDR3中读取视频，并做Native视频时序同步，输出RGB888视频，输出分辨率为1920x1080@60Hz，然后视频送入安路官方提供的RGB转HDMI IP实现RGB转HDMI功能；最后视频通过板载HDMI输出接口送显示器显示即可；该工程适用于国产安路FPGA实现图像视频采集系统应用；

工程源码5

开发板FPGA型号为国产安路–PH1A90SBG484-3；输入视频为HDMI视频，用笔记本电脑模拟，笔记本电脑通过HDMI线连接FPGA开发板的HDMI输入接口，板载的ADV7611芯片实现HDMI视频解码，FPGA使用纯Verilog实现的i2c总线对ADV7611进行初始化配置，分辨率配置为1920x1080@60Hz，输出RGB888视频给FPGA；然后采集视频送入纯verilog代码实现的图像缩放模块对输入视频做图像缩放操作，将原视频从1920x1080缩放到1280x720，您可修改缩放参数轻松缩放到其他分辨率，工程只是举例，修改方法博客有说明；然后视频送入本博主常用的FDMA图像缓存架构实现视频3帧缓存功能，本设计使用DDR3作为缓存介质；然后Native视频时序控制图像缓存架构从DDR3中读取视频，并做Native视频时序同步，输出RGB888视频，输出分辨率为1280x720@60Hz，然后视频送入安路官方提供的RGB转HDMI IP实现RGB转HDMI功能；最后视频通过板载HDMI输出接口送显示器显示即可；该工程适用于国产安路FPGA实现图像视频采集系统应用；

本博客描述了国产安路FPGA纯verilog图像缩放的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做学习提升，可应用于医疗、军工等行业的高速接口或图像处理领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、相关方案推荐

我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目

其实一直有朋友反馈，说我的博客文章太多了，乱花渐欲迷人，自己看得一头雾水，不方便快速定位找到自己想要的项目，所以本博文置顶，列出我目前已有的所有项目，并给出总目录，每个项目的文章链接，当然，本博文实时更新。。。以下是博客地址：
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国产安路FPGA相关方案推荐

鉴于国产FPGA的优异表现和市场需求，我专门开设了一个人国产安路FPGA专栏，里面收录了基于国产安路FPGA的图像处理、UDP网络通信、GT高速接口、PCIE等博客，感兴趣的可以去看看，博客地址：
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我这里已有的FPGA图像缩放方案推荐

我的主页目前有FPGA图像缩放专栏，改专栏收录了我目前手里已有的FPGA图像缩放方案，从实现方式分类有基于HSL实现的图像缩放、基于纯verilog代码实现的图像缩放；从应用上分为单路视频图像缩放、多路视频图像缩放、多路视频图像缩放拼接；从输入视频分类可分为OV5640摄像头视频缩放、SDI视频缩放、MIPI视频缩放等等；以下是专栏地址：点击直接前往

本方案在Xilinx Artix7系列FPGA上的应用

本方案适应于所有FPGA平台，针对目前市面上主流的FPGA，本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云等平台，本文讲述的是在紫光同创系列FPGA上的应用，想要直接应用于Xilinx Artix7系列FPGA的读者，可以参考我之前写得博客，以下是博客地址：
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本方案在Xilinx Kintex7系列FPGA上的应用

本方案适应于所有FPGA平台，针对目前市面上主流的FPGA，本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云等平台，本文讲述的是在紫光同创系列FPGA上的应用，想要直接应用于Xilinx Kintex7系列FPGA的读者，可以参考我之前写得博客，以下是博客地址：
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本方案在Xilinx Zynq7000系列FPGA上的应用

本方案适应于所有FPGA平台，针对目前市面上主流的FPGA，本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云等平台，本文讲述的是在紫光同创系列FPGA上的应用，想要直接应用于Xilinx Zynq7000系列FPGA的读者，可以参考我之前写得博客，以下是博客地址：
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本方案在Xilinx UltraScale 系列FPGA上的应用

本方案适应于所有FPGA平台，针对目前市面上主流的FPGA，本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云等平台，本文讲述的是在Xilinx Artix7 系列FPGA上的应用，想要直接应用于Xilinx UltraScale系列FPGA的读者，可以参考我之前写得博客，以下是博客地址：
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本方案在紫光同创系列FPGA上的应用

本方案适应于所有FPGA平台，针对目前市面上主流的FPGA，本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云等平台，本文讲述的是在紫光同创系列FPGA上的应用，想要直接应用于紫光同创系列FPGA的读者，可以参考我之前写得博客，以下是博客地址：
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本方案在国产高云系列FPGA上的应用

本方案适应于所有FPGA平台，针对目前市面上主流的FPGA，本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云、安路等平台，本文讲述的是在国产高云系列FPGA上的应用，想要直接应用于国产高云系列FPGA的读者，可以参考我之前写得博客，以下是博客地址：
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3、设计思路框架

工程设计原理框图

工程设计原理框图如下：

输入Sensor之–>GC0308摄像头

输入Sensor是本工程的输入设备，其一为GC0308摄像头，此外本博主在工程中还设计了动态彩条模块，彩条由FPGA内部逻辑产生，且是动态移动的，完全可模拟Sensor，输入源选择Sensor还是彩条，通过Sensor模块的顶层参数配置，默认选择Sensor输入；Sensor模块如下：

SENSOR_TYPE=0；则输出GC0308摄像头采集的视频；
SENSOR_TYPE=1；则输出动态彩条的视频；

GC0308摄像头需要i2c初始化配置，本设计配置为640x480@30Hz分辨率，本设计提供纯verilog代码实现的i2c模块实现配置功能；此外，GC0308摄像头还需要图像采集模块实现两个时钟输出一个RGB565的视频转换为一个时钟输出一个RGB888视频，本设计提供纯verilog代码实现的图像采集模块实现配置功能；动态彩条则由FPGA内部逻辑实现，由纯verilog代码编写；将GC0308摄像头配置采集和动态彩条进行代码封装，形成helai_OVsensor.v的顶层模块，整个模块代码架构如下：

输入Sensor之–>OV7725摄像头

输入Sensor是本工程的输入设备，其一为OV7725摄像头，此外本博主在工程中还设计了动态彩条模块，彩条由FPGA内部逻辑产生，且是动态移动的，完全可模拟Sensor，输入源选择Sensor还是彩条，通过Sensor模块的顶层参数配置，默认选择Sensor输入；Sensor模块如下：

SENSOR_TYPE=0；则输出OV7725摄像头采集的视频；
SENSOR_TYPE=1；则输出动态彩条的视频；

OV7725摄像头需要i2c初始化配置，本设计配置为640x480@60Hz分辨率，本设计提供纯verilog代码实现的i2c模块实现配置功能；此外，OV7725摄像头还需要图像采集模块实现两个时钟输出一个RGB565的视频转换为一个时钟输出一个RGB888视频，本设计提供纯verilog代码实现的图像采集模块实现配置功能；动态彩条则由FPGA内部逻辑实现，由纯verilog代码编写；将OV7725摄像头配置采集和动态彩条进行代码封装，形成helai_OVsensor.v的顶层模块，整个模块代码架构如下：

输入Sensor之–>OV5640摄像头

输入Sensor是本工程的输入设备，其一为OV5640摄像头，此外本博主在工程中还设计了动态彩条模块，彩条由FPGA内部逻辑产生，且是动态移动的，完全可模拟Sensor，输入源选择Sensor还是彩条，通过Sensor模块的顶层参数配置，默认选择Sensor输入；Sensor模块如下：

SENSOR_TYPE=0；则输出OV5640摄像头采集的视频；
SENSOR_TYPE=1；则输出动态彩条的视频；

OV5640摄像头需要i2c初始化配置，本设计配置为1280x720@30Hz分辨率，本设计提供纯verilog代码实现的i2c模块实现配置功能；此外，OV5640摄像头还需要图像采集模块实现两个时钟输出一个RGB565的视频转换为一个时钟输出一个RGB888视频，本设计提供纯verilog代码实现的图像采集模块实现配置功能；动态彩条则由FPGA内部逻辑实现，由纯verilog代码编写；将OV5640摄像头配置采集和动态彩条进行代码封装，形成helai_OVsensor.v的顶层模块，整个模块代码架构如下：

输入Sensor之–>AR0135摄像头

输入Sensor是本工程的输入设备，其一为AR0135摄像头，此外本博主在工程中还设计了动态彩条模块，彩条由FPGA内部逻辑产生，且是动态移动的，完全可模拟Sensor，输入源选择Sensor还是彩条，通过Sensor模块的顶层参数配置，默认选择Sensor输入；Sensor模块如下：

SENSOR_TYPE=0；则输出OV5640摄像头采集的视频；
SENSOR_TYPE=1；则输出动态彩条的视频；

AR0135摄像头需要i2c初始化配置，本设计配置为1280x720@60Hz分辨率，本设计提供纯verilog代码实现的i2c模块实现配置功能；动态彩条则由FPGA内部逻辑实现，由纯verilog代码编写；将AR0135摄像头配置采集和动态彩条进行代码封装，形成helai_OVsensor.v的顶层模块，整个模块代码架构如下：

输入Sensor之–>ADV7611芯片解码的HDMI

输入Sensor是本工程的输入设备，其一为板载的HDMI输入接口；输入源为板载的HDMI输入接口或动态彩条，分辨率为1920x1080@60Hz，使用笔记本电脑接入HDMI输入接口，以模拟输入Sensor；HDMI解码方案为芯片解码，使用ADV7611，可将输入的HDMI视频解码为RGB888视频；FPGA纯verilog实现的i2c配置模块完成对ADV7611芯片的配置，分辨率配置为1920x1080@60Hz；可以通过Sensor模块的顶层参数配置，默认选择Sensor输入；Sensor模块如下：

SENSOR_TYPE=0；则输出HDMI接口采集的视频；
SENSOR_TYPE=1；则输出动态彩条的视频；
整个模块代码架构如下：

图像缩放模块详解

图像缩放模块功能框图如下，由跨时钟FIFO、插值+RAM阵列构成，跨时钟FIFO的目的是解决跨时钟域的问题，比如从低分辨率视频放大到高分辨率视频时，像素时钟必然需要变大，这是就需要异步FIFO了，插值算法和RAM阵列具体负责图像缩放算法层面的实现；

插值算法和RAM阵列以ram和fifo为核心进行数据缓存和插值实现，设计架构如下：

依据上图，图像缩放模块内部核心是例化了4个双口RAM，作用是缓存4行图像，以得到4个临近的像素，以此为基础做线性插值；如果是做图像放大操作，就以这4个临近的像素为基准，以线性插值为算法，在原图像中插入更多的像素点来扩大分辨率；如果是做图像缩小操作，就以这4个临近的像素为基准，以线性插值为算法，在原图像中删除更多的像素点来缩小分辨率；此外，前面描述的工作是实时的、整幅图像全部扫描式的进行，所以需要对RAM的读写操作进行精准控制；

图像缩放模块代码架构如下：模块的例化请参考工程源码的顶层代码；

图像缩放模块FIFO的选择可以调用工程对应的TD工具自带的FIFO IP核，也可以使用纯verilog实现的FIFO，可通过接口参数选择，图像缩放模块顶层接口如下：

FIFO_TYPE选择原则如下：
1：总体原则，选择"anlu"好处大于选择"verilog"；
2：当你的FPGA逻辑资源不足时，请选"anlu"；
3：当你图像缩放的视频分辨率较大时，请选"anlu"；
4：当你的FPGA没有FIFO IP或者FIFO IP快用完了，请选"verilog"；
5：当你向自学一下异步FIFO时，，请选"verilog"；
6：不同FPGA型号对应的工程FIFO_TYPE参数不一样，但选择原则一样，具体参考代码；

2种插值算法的整合与选择
本设计将常用的双线性插值和邻域插值算法融合为一个代码中，通过输入参数选择某一种算法；
具体选择参数如下：

input  wire i_scaler_type //0-->bilinear;1-->neighbor

通过输入i_scaler_type 的值即可选择；

输入0选择双线性插值算法；
输入1选择邻域插值算法；

代码里的配置如下：

图像缩放模块使用（重点阅读）

图像缩放模块使用非常简单，顶层代码里设置了四个参数，如下：

上图是将输入视频分辨率从1280x720缩放为1920x1080；
如果你想将输入视频分辨率从1280x720缩放为640x480；
则只需修改为如下：

再比如你想将输入视频分辨率从1280x720缩放为960x540；
则只需修改为如下：


在本博主这里，想要实现图像缩放，操作就是这么无脑简单，就该两个参数就能搞定貌似高大上的双线性插值图像缩放，这种设计、这种操作、这种工程源码，你还喜欢吗？

图像缩放模块仿真

图像缩放模块需要vivado和matlab联合仿真；
需要注意的是，仿真的目的是为了验证，这一步我已经替你们做完了，所以读者不再需要单独仿真，如果读者是在需要自己仿真玩玩儿，需要自己写仿真代码；vivado和matlab联合仿真详细步骤如下：
第一步：网上下载一张1280X720的图片，并用matlab将图片转换为RGB格式的txt文档；
第二步：在vivado下设计tstbench，将RGB格式的txt文档作为视频输入源给到图像缩放模块，并将缩放后的图像数据写入输出txt文档；
第二步：用matlab将输出txt文档转换为图片，并于原图一并输出显示以做比较；
根据以上方法得到以下仿真结果：
双线性插值算法原图1280X720缩小到800x600如下：

邻域插值算法原图1280X720缩小到800x600如下：

双线性插值算法原图1280X720放大到1920x1080如下：

邻域插值算法原图1280X720放大到1920x1080如下：

FDMA图像缓存

FDMA图像缓存架构实现的功能是将输入视频缓存到板载DDR3中再读出送后续模块，目的是实现视频同步输出，实现输入视频到输出视频的跨时钟域问题，更好的呈现显示效果；由于调用了安路官方的MIG IP核作为DDR控制器，所以FDMA图像缓存架构就是实现用户数据到MIG的桥接作用；架构如下：

FDMA图像缓存架构由FDMA控制器+FDMA组成；FDMA实际上就是一个AXI4-FULL总线主设备，与MIG对接，MIG配置为AXI4-FULL接口；FDMA控制器实际上就是一个视频读写逻辑，以写视频为例，假设一帧图像的大小为M×N，其中M代表图像宽度，N代表图像高度；FDMA控制器每次写入一行视频数据，即每次向DDR3中写入M个像素，写N次即可完成1帧图像的缓存，读视频与之一样；同时调用两个FIFO实现输入输出视频的跨时钟域处理，使得用户可以AXI4内部代码，以简单地像使用FIFO那样操作AXI总线，从而达到读写DDR的目的，进而实现视频缓存；本设计图像缓存方式为3帧缓存；图像缓存模块代码架构如下：

HDMI视频输出架构

缓存图像从DDR3读出后经过Native时序生成模块输出标准的VGA时序视频，然后经过纯verilog显示的RGB转HDMI模块输出HDMI差分视频；最后送显示器显示即可；代码例化如下：

工程源码架构

以工程3为例，工程源码架构如下：

4、TD工程源码1详解：GC0308输入版本

开发板FPGA型号：国产安路–PH1A90SBG484-3；
开发环境：TangDynasty 6.0.2；
输入：GC0308摄像头或FPGA内部动态彩条，分辨率640x480@30Hz；
输出：HDMI，RTL编码，分辨率1280x720@60Hz；
图像缩放方案：纯Verilog图像缩放；
图像缩放实例：640x480缩放到1280x720，其他分辨率缩放可自行修改；
图像缓存方案：FDMA图像缓存，3帧缓存；
工程源码架构请参考前面第3章节中的《工程源码架构》小节；
工程作用：此工程目的是让读者掌握国产安路FPGA实现图像视频采集系统的设计能力，以便能够移植和设计自己的项目；
工程的资源消耗和功耗如下：

5、TD工程源码2详解：OV7725输入版本

开发板FPGA型号：国产安路–PH1A90SBG484-3；
开发环境：TangDynasty 6.0.2；
输入：OV7725摄像头或FPGA内部动态彩条，分辨率640x480@30Hz；
输出：HDMI，RTL编码，分辨率1280x720@60Hz；
图像缩放方案：纯Verilog图像缩放；
图像缩放实例：640x480缩放到1280x720，其他分辨率缩放可自行修改
图像缓存方案：FDMA图像缓存，3帧缓存；
工程源码架构请参考前面第3章节中的《工程源码架构》小节；
工程作用：此工程目的是让读者掌握国产安路FPGA实现图像视频采集系统的设计能力，以便能够移植和设计自己的项目；
工程的资源消耗和功耗如下：

6、TD工程源码3详解：OV5640输入版本

开发板FPGA型号：国产安路–PH1A90SBG484-3；
开发环境：TangDynasty 6.0.2；
输入：OV5640摄像头或FPGA内部动态彩条，分辨率1280x720@30Hz；
输出：HDMI，RTL编码，分辨率1920x1080@60Hz；
图像缩放方案：纯Verilog图像缩放；
图像缩放实例：1280x720缩放到1920x1080，其他分辨率缩放可自行修改
图像缓存方案：FDMA图像缓存，3帧缓存；
工程源码架构请参考前面第3章节中的《工程源码架构》小节；
工程作用：此工程目的是让读者掌握国产安路FPGA实现图像视频采集系统的设计能力，以便能够移植和设计自己的项目；
工程的资源消耗和功耗如下：

7、TD工程源码4详解：AR0135输入版本

开发板FPGA型号：国产安路–PH1A90SBG484-3；
开发环境：TangDynasty 6.0.2；
输入：AR0135摄像头或FPGA内部动态彩条，分辨率1280x720@60Hz；
输出：HDMI，RTL编码，分辨率1920x1080@60Hz；
图像缩放方案：纯Verilog图像缩放；
图像缩放实例：1280x720缩放到1920x1080，其他分辨率缩放可自行修改
图像缓存方案：FDMA图像缓存，3帧缓存；
工程源码架构请参考前面第3章节中的《工程源码架构》小节；
工程作用：此工程目的是让读者掌握国产安路FPGA实现图像视频采集系统的设计能力，以便能够移植和设计自己的项目；
工程的资源消耗和功耗如下：

8、TD工程源码5详解：HDMI输入版本

开发板FPGA型号：国产安路–PH1A90SBG484-3；
开发环境：TangDynasty 6.0.2；
输入：HDMI或者FPGA内部动态彩条，ADV7611芯片解码方案，分辨率1920x1080@60Hz，笔记本电脑模拟输入源；
输出：HDMI，RTL编码，分辨率1280x720@60Hz；
图像缩放方案：纯Verilog图像缩放；
图像缩放实例：1920x1080缩放到1280x720，其他分辨率缩放可自行修改
图像缓存方案：FDMA图像缓存，3帧缓存；
工程源码架构请参考前面第3章节中的《工程源码架构》小节；
工程作用：此工程目的是让读者掌握国产安路FPGA实现图像视频采集系统的设计能力，以便能够移植和设计自己的项目；
工程的资源消耗和功耗如下：

9、上板调试验证并演示

准备工作

你需要有以下装备才能移植并测试该工程代码：
1：FPGA开发板；
2：OV7725或OV5640摄像头或笔记本电脑，没有则请使用FPGA内部生成的彩条；
3：HDMI传输线；
4：HDMI显示，要求分辨率支持1920x1080；

国产安路FPGA视频缩放效果演示

国产安路FPGA视频缩放效果演示如下：

10、工程源码获取

工程源码如下：