参考资料：6.1 Verilog 函数 | 菜鸟教程
function的格式
function [返回位宽] 返回类型 function_name;
输入声明;
begin
// 函数主体代码
function_name = 返回值;
end
endfunction
给切实存在的输入声明的情况
module endian_rvs#(parameter N = 4)(input en, //enable controlinput [N-1:0] a ,output [N-1:0] b);reg [N-1:0] b_temp ;always @(*) beginif (en) beginb_temp = data_rvs(a);endelse beginb_temp = 0 ;endendassign b = b_temp ;//function entityfunction [N-1:0] data_rvs ;input [N-1:0] data_in ;parameter MASK = 32'h3 ; integer k ;beginfor(k=0; k<N; k=k+1) begindata_rvs[N-k-1] = data_in[k] ; endendendfunctionendmodule给虚拟输入声明的情况
function `FRAME_TYP tobits;input dummy;beginbits = {data[ 0], data[ 1], data[ 2], data[ 3], data[ 4],data[ 5], data[ 6], data[ 7], data[ 8], data[ 9],data[10], data[11], data[12], data[13], data[14],data[15], data[16], data[17], data[18], data[19],data[20], data[21], data[22], data[23], data[24],data[25], data[26], data[27], data[28], data[29],data[30], data[31], ctrl[ 0], ctrl[ 1], ctrl[ 2],ctrl[ 3], ctrl[ 4], ctrl[ 5], ctrl[ 6], ctrl[ 7],ctrl[ 8], ctrl[ 9], ctrl[10], ctrl[11], ctrl[12],ctrl[13], ctrl[14], ctrl[15], ctrl[16], ctrl[17],ctrl[18], ctrl[19], ctrl[20], ctrl[21], ctrl[22],ctrl[23], ctrl[24], ctrl[25], ctrl[26], ctrl[27],ctrl[28], ctrl[29], ctrl[30], ctrl[31], length};tobits = bits;endendfunction // tobits
