FPGA基础 -- Verilog语言要素之向量线网与标量线网

Verilog 向量线网 vs 标量线网

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一、定义与区别概述

类型	含义	位宽	应用场景
标量线网	单个位线（1位信号）	1-bit	控制信号、时钟、复位
向量线网	多个位组成的总线	N-bit	数据总线、地址总线

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二、标量线网（Scalar Net）

1. 定义与使用示例

wire clk;
wire rst_n;
wire done;

• 每个信号是 单比特（1-bit）
• 常用于时钟信号（clk）、复位信号（reset）、标志位（flag）

2. 特点

• 默认 wire clk; 等价于 wire [0:0] clk;
• 在仿真和综合中无歧义，适合逻辑控制建模

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三、向量线网（Vector Net）

1. 定义与格式

wire [7:0] data_bus;      // 8位总线，从bit 7到bit 0
wire [31:0] address_bus;  // 32位地址线

语法结构：

<type> [MSB:LSB] <net_name>;

• MSB（Most Significant Bit）：高位编号
• LSB（Least Significant Bit）：低位编号
• 位宽 = abs(MSB - LSB) + 1

2. 位宽不一定要高到低

wire [0:7] my_bus;  // 也是8位，从低到高编号（不常见）

• 不影响功能，但在代码中访问方向反转，容易出错，建议统一用高到低

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四、向量访问与操作

1. 单位访问（按位）

wire [7:0] data;
assign bit0 = data[0];
assign bit7 = data[7];

2. 范围访问（位切片）

assign lower4 = data[3:0];  // 低 4 位
assign upper4 = data[7:4];  // 高 4 位

3. 拼接与重复

assign concat = {data[3:0], data[7:4]}; // 拼接两个部分
assign repeat = {4{1'b1}};             // 重复 4 次：4'b1111

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五、向量线网的用途场景

应用场景	示例
数据总线	wire [7:0] data_bus;
地址总线	wire [15:0] addr;
控制字节	wire [3:0] ctrl_flags;
嵌套模块连接	module(.in(data[3:0]))

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六、向量线网在模块端口中的使用

1. 模块定义

module alu (input  wire [7:0] a,input  wire [7:0] b,output wire [7:0] result
);

2. 实例连接

wire [7:0] x, y, z;
alu u_alu (.a(x), .b(y), .result(z));

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七、向量线网 vs 向量变量（reg）

类型	wire [7:0]	reg [7:0]
类型分类	线网类型（必须被驱动）	变量类型（过程块中赋值）
用途	组合逻辑、模块连接	寄存器建模、状态存储
赋值方式	assign/dataflow/gate驱动	always块中赋值
多驱动支持	是	否

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八、设计建议与注意事项

建议	原因
统一向量方向为 [MSB:LSB]（如 [7:0]）	增强代码可读性与一致性
定义明确位宽，如 wire [31:0]	避免宽度不一致造成位错或综合问题
多位控制信号亦使用向量表达	如 wire [3:0] ctrl_flag 优于 4 个单独信号
向量线网不要在 always 块中赋值	否则编译错误，应使用 reg 类型

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✅ 总结对比表

项目	标量线网	向量线网
位宽	1-bit	多 bit，如 [7:0], [31:0]
用途	单位控制、时钟、复位	数据、地址、总线
访问方式	信号名	位访问、切片、拼接
赋值方式	assign 或模块驱动	assign、拼接、常用于 bus