以标准单元库tcb_n12ffcll_bwp_6t_20_p96_cpd_lvt_tt0p8v25c_hm_lvf_p_ccs举例说明台积电工艺库命名规则。
文件名分段解析
| 字段 | 含义 | 补充说明 |
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tcb | TSMC标准单元库（TCBN = TSMC Cell Library, Base Node） | 通常用于标识基础标准单元库，区别于IO库（tciobn）或模拟库（tcap）。 |
n12ffcll | 12nm FinFET工艺（FFCLL = FinFET Compact Low Leakage） | ff表示Fast-Fast工艺角（高性能），cll表示低泄漏（Compact Low Leakage），用于低功耗设计。 |
bwp | 单元架构代码（Body-Biased Well-Provided） | 表示Tapless库（无衬底接触），需外部插入Well Tap Cell，节省面积。 |
6t | Track Height（轨道高度） | 6-track表示单元高度为6条金属线宽度，影响布局密度。例如，12nm工艺中1 track ≈ 48nm。 |
20 | Gate Length（栅极长度，单位nm） | 实际物理栅长可能小于标称值（12nm工艺中物理栅长约12-14nm，此处20nm可能是设计规则编号）。 |
p96 | Poly Pitch（多晶硅栅间距，单位nm） | 12nm工艺中典型Poly Pitch约为50-60nm，此处96nm可能是电压标识（如0.96V）或特殊设计规则。 |
cpd | 时钟路径优化（Clock Path Delay） | 针对时钟树单元的优化库，降低时钟偏移（Skew）和功耗。 |
lvt | 低阈值电压（Low Vt） | 低阈值晶体管速度快但漏电高，适合高性能模块。其他选项：hvt（高阈值）、svt（标准阈值）。 |
tt0p8v25c | PVT Corner条件：Typical-Typical, 0.8V, 25°C | 用于标称性能分析，其他常见Corner：ss0p72v125c（Slow-Slow, 0.72V, 125°C）。 |
hm | Hold Margin（保持时间裕量） | 时序分析时额外增加的Margin，防止Hold违例（如增加10%时序约束）。 |
lvf | Low Voltage Flop（低电压触发器） | 优化在低电压下工作的触发器，可能采用特殊电路结构（如Retention Flip-Flop）。 |
p | 可能表示Power Optimization（功耗优化） | 或指特定版本（如p1、p2为修订版）。 |
ccs | 复合电流源模型（Composite Current Source） | 替代传统的NLDM（非线性延迟模型），更精确模拟先进工艺下的电流和时序。 |
| 参数 | 数值变化方向 | 对功耗的影响 | 对性能的影响 | 物理原理说明 |
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Track Height (6t) | ↑（Track数增加） | ↑动态功耗（布线资源多→电容增大） | ↑驱动能力（单元高度大→电流增强） | 高Track单元面积大，但驱动更强。 |
Gate Length (20) | ↑（栅极长度增加） | ↓漏电功耗（沟道控制增强） | ↓速度（载流子迁移时间延长） | 长栅极抑制短沟道效应，但电阻增大。 |
Poly Pitch (p96) | ↑（间距增大） | <
