下图存在组合逻辑反馈环，即组合逻辑的输出反馈到输入(赋值的左右2边存在相同的信号)，此种情况会造成系统不稳定。比如在data_in2=0的情况下，在data_out=0 时候，输出的数据会反馈到输入，输入再输出，从而造成不稳定。
对应的RTL电路如下所示：
此种情况下要修改成时序逻辑。
FPGA都是并行执行，用状态机可以实现FPGA顺序执行某些控制，比如先做1件事，再去做另1件事。
verilog端口使用注意事项
2025/11/21 0:03:01
来源：https://blog.csdn.net/weixin_41925897/article/details/142786281
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关键词：verilog端口使用注意事项
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